??? 摘? 要： 采用基于過采樣" title="過采樣">過采樣Σ-ΔDAC調(diào)制技術設計的音頻D/A轉(zhuǎn)換器，對量化噪聲進行有效整形，提高了分辨率和帶內(nèi)信噪比" title="信噪比">信噪比（SNR）。重點對Sigma-delta設計進行了詳細分析，給出了有關電路結構和仿真結果。芯片已在TSMC 0.18μm CMOS工藝上流片成功，在工作頻率6.144MHz時動態(tài)范圍達128.6dB，信噪比109.5dB，總諧波失真達-117.2dB。?

??? 關鍵詞： 過采樣；Σ-ΔDAC；DEM；傳遞函數(shù)

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??? 隨著數(shù)字音頻技術的迅速發(fā)展，高分辨率D/A轉(zhuǎn)換器被大量使用，與傳統(tǒng)D/A調(diào)制器相比，基于過采樣技術的Sigma-delta modulate（SDM）DAC對噪聲進行整形和對量化噪聲進行有效抑制，且在提高信噪比（SNR）、后端模擬濾波器設計以及物理實現(xiàn)上具有很大的優(yōu)勢。?

??? 文章首先從系統(tǒng)的角度出發(fā)，根據(jù)音頻DAC的總體性能要求，對Σ-ΔDAC的結構、性能、優(yōu)缺點進行了分析，選擇出合適的結構；在確定調(diào)制器結構以后，再分析結構對各個電路模塊的影響，給出電路模塊的設計指標；最后根據(jù)這些指標完成電路設計以及相應的版圖設計。?

1 Σ-ΔDAC的結構?

??? Σ-ΔDAC由插值" title="插值">插值濾波器(Interpolator)、Sigma-delta調(diào)制器（SDM）、動態(tài)匹配單元（DEM）、重構" title="重構">重構濾波器（SC Filte）組成，其原理框圖如圖1所示。?

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??? 采樣率為48kHz的18bit數(shù)據(jù)經(jīng)過插值濾波器得到128倍的過采樣數(shù)據(jù)，再經(jīng)過三階4bitΣ-Δ調(diào)制器得到15bit碼流，進入三階全差分" title="全差分">全差分模擬重構濾波器，從而完成數(shù)據(jù)的轉(zhuǎn)換，得到所需信號。?

1.1 插值濾波器的設計?

??? 插值濾波器采用多級濾波器實現(xiàn)128倍過采樣，若采用單個濾波器實現(xiàn)，則濾波器需要非常狹窄、陡峭的過渡帶，物理實現(xiàn)有很大困難，故降低了后端濾波器的要求。插值濾波器由兩個半帶濾波器（HBF）、一個FIR濾波器、一個梳狀濾波器組成。其具體階數(shù)、結構如圖2所示。?

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??? 采用HBF能節(jié)省芯片（ROM）面積（HBF系數(shù)比普通FIR將近少一半），采用FIR既能2倍插值而且能對SINC的帶內(nèi)衰減進行有效補償，保證通帶平坦度，采用SINC能以相對簡單的硬件結構實現(xiàn)高精度的濾波，可以方便地對其進行16倍插值。利用HBF和FIR濾波器的系數(shù)對稱性，共有102個系數(shù)（45+12+45），共用一塊深度128的ROM即可。在實現(xiàn)過程中，每個聲道共用一個乘法器，減少了面積，降低了功耗。選擇4階SINC濾波器，其傳輸函數(shù)為：?

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??? 當取z=e^jω，帶入上式可得到CIC濾波器的系統(tǒng)幅頻響應為：?

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??? CIC濾波器的實現(xiàn)結構采用精簡結構，這樣在每一級差分電路中可以節(jié)約R-1個移位寄存器，從而節(jié)約了芯片面積，結構如圖3所示。?

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??? 值得注意的是，由于不斷進行累加，數(shù)據(jù)的字長將增加，但過長的字長又是浪費，故要合理選擇適當?shù)淖珠L，字長由下式給出：?

??? B_min=N·log₂R+B_in-1????????????????????????????????????????? (3)?

??? 其中N為CIC濾波器的階數(shù)，R為插值因子(本設計中R為16)，B_in為輸入數(shù)據(jù)的字長，B_min為CIC濾波器的最小字長，這樣就可以保證精度。?

1.2 Sigma-delta調(diào)制器的設計?

??? Sigma-delta 調(diào)制器的噪聲整形原理就是在過采樣基礎上利用高增益的前向通路和負反饋進一步整形量化噪聲頻譜，將量化噪聲從基帶內(nèi)搬移到基帶外,不僅得到更高的帶內(nèi)信噪比，而且降低了后端對低通濾波器的要求，能夠很好地抑制帶內(nèi)噪聲。當fo<[1]：?

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??? 其中L為Σ-Δ調(diào)制器的階數(shù)，M為過采樣率，N為量化器位數(shù)。通過分析可知，要提高信噪比(SNR)可以通過增加調(diào)制器階數(shù)或增加過采樣率，而增大動態(tài)范圍(DR)則希望調(diào)制器階數(shù)小，與量化器位數(shù)高相矛盾，在設計時需要很好權衡^[2]。?

??? 由于所設計的Σ-Δ調(diào)制器用于音頻處理,信號頻率范圍為20Hz～20kHz，Nyquist設定為48kHz，根據(jù)式(5)可知：要達到18bit的分辨率(SNR為108dB)，調(diào)制器階數(shù)不能低于三階，若采用高階的噪聲傳輸函數(shù)(NTF(z))，則需用高階線性反饋的DAC來完成。經(jīng)過各方面的權衡，決定采用三階四比特量化、128倍過采樣率(即采樣頻率為6.144MHz)的結構來完成。與單比特結構相比，多比特結構具有更好的穩(wěn)定性，而且由于具有更小的量化梯度，降低了后端運放的Slew-rate、帶寬以及功耗^[3]。?

??? 利用Matlab建立模型得出相應的參數(shù)及合理的系數(shù)、結構。噪聲傳輸函數(shù)（NTF）實際上為高通濾波器，具有Chebyshev頻響特性，調(diào)節(jié)共軛零點的位置，使之對應18kHz的頻率點時，與把所有的零點置于直流點，可以提高6dB的DR，再加上dither模塊，使帶內(nèi)噪聲再次推向高頻，更重要的是對空閑有很強的抑制作用，提高了帶內(nèi)SNR。?

??? dither模塊引入白噪聲，實際上是一個偽隨機序列產(chǎn)生器，由一個21bit的線性移位寄存器序列（LFSR）來完成，其Tap值為19，2。產(chǎn)生的偽隨機序列經(jīng)過（1-z^-1）模塊，實際上為一個高通濾波器，對噪聲進行整形。?

??? SDM具體結構和系數(shù)如圖4所示。?

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??? 在圖4中，a1、a2、a3分別為第一級、第二級、第三級積分器的增益因子，b1、b2、b3為縮放因子，用來限制輸出幅度。利用matlab得出系數(shù)如下：a1為5/4，a2為1/4，a3為1/2，b1、b2、b3均為1，利用移位操作來代替乘法器，大大節(jié)約了芯片面積、功耗，同時使設計有更好的時序。?

1.3 DEM模塊的設計?

??? 多比特量化同時也帶來一個非線性問題，故需要用DEM（dynamic element matching）模塊將調(diào)制器的調(diào)制結果進行“擾亂”，產(chǎn)生偽隨機量化信號。?

??? DEM模塊在此采用DWA（data weight average）算法對4bit SDM調(diào)制后的15級量化結果進行“擾亂”^[4]。如果對15級全部進行“擾亂”將降低系統(tǒng)速率，考慮到后端SC重構濾波器是全差分結構，故采用14級溫度碼輸出，13級進行“擾亂”。DWA算法為：?

??? Tc=6??? 0001111110000?

??? Tc=4??? 0000000001111?

??? Tc=3??? 1110000000000?

??? Tc=9??? 0001111111110?

??? Tc=12?? 1111111111100?

??? DWA產(chǎn)生的序列為偽隨機數(shù)，在相當長的時間內(nèi)每一位“0”、“1”出現(xiàn)的概率相等，有效補償了模擬器件的參數(shù)誤差，減小了非線性特性。?

1.4 SC重構濾波器的設計?

??? SC重構濾波器的目的在于平滑數(shù)字比特和流除帶外噪聲，這里采用全差分SC來實現(xiàn)，因為它具有以下優(yōu)點：可以通過改變時鐘頻率，方便地改變等效電阻的大小，可以節(jié)省芯片面積。全差分結構有效地削弱時鐘抖動、時鐘饋通、電源、襯底及開/關電荷注入噪聲影響，還能增大輸入/輸出電壓擺幅^[5-7]。其結構如圖5所示。?

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??? 工作過程如下(單端分析)：經(jīng)過DEM處理后的14bit數(shù)據(jù)流以及其延遲一個周期的數(shù)據(jù)作為SC重構濾波器的輸入，利用兩相非重疊時鐘Φ1、Φ2驅(qū)動開關S1、S2。當Φ1為高電平時，電容組C1、C2分別對數(shù)據(jù)流進行采樣；Φ2為高電平時，所有的抽樣電容C1、C2并行地與反饋電容Cf相連。其傳輸函數(shù)為：?

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??? 此結構還有一個優(yōu)點，就是運算放大器的噪聲沒有被抽樣、沒有在帶內(nèi)折疊，故沒有損失DR來折中THD。?

??? 采用全差分兩級class A運算放大器，因為class A噪聲較低，帶寬且具有大的共模輸入范圍和輸出擺幅，用兩級運放能提供足夠的增益。利用共模反饋電率來穩(wěn)定共模輸出電壓，PMOS差分對作為輸入有利于減小1/f噪聲。運算放大器如圖6所示。

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2 實驗結果?

????利用Nclaunch simvision進行數(shù)字后仿，用Cadence&AMS進行數(shù)模混仿導出數(shù)據(jù)再利用Matlab進行FFT分析，頻譜如圖7、圖8所示。從頻譜圖可以得出系統(tǒng)DR為135.6dB，SNR為109.3dB，系統(tǒng)性能完全達到預期目標。?

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??? 文章采用基于過采樣Σ-Δ技術設計的音頻DAC具有高的SNR，大的DR，低的THD和良好的穩(wěn)定性，為今后設計音頻DAC提供了有效的依據(jù)。Dither引入的白噪聲很好地解決了空閑音的影響，DEM算法有效保證了電路的穩(wěn)定性。芯片已在TSMC 0.18μm 1P/6M CMOS工藝上流片成功，其測試結果如表1所示。?

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參考文獻?

[1] RUSU A，TENHUNEN H.A third-order sigma-delta modulator for dual-mode receivers.IEEE Press，2003：68-71.?

[2] YASUDA A，TANIMOTO H,IIDA T.A Third-Order Δ-Σ modulator using second-order noise-shaping dynamic element natching? IEEE? Solid-State Circuits，1998：1879-1886.?

[3] MARZIA A，VITTORIO C.A Low-Power 98-dB multibit audio DAC in a standard 3.3-B 0.35-um CMOS technlogy.IEEE Solid-State Circuits，2002：134-142.?

[4] BAIRD R，F(xiàn)IEZ T.Linearity enhancement of multibit deltasigma A/D and D/A converters using data weight averaging.IEEE Trans.Circuits SystPress 1995：753-762.?

[5] MALCOVATI P，BRIGATI S.Behavioral modeling of switched-capacitor sigma-delta modulators.IEEE Press 2003：352-64.?

[6] BEHZAD R.Design of analog CMOS integrated circuits? Beijing.北京：清華大學出版社，2005.?

[7] ALLEN P，HOLBERG E,DOUGLAS R.CMOS analog circuitdesign.北京：電子工業(yè)出版社，2002.