編者按：Cadence公司發(fā)布了突破性新產(chǎn)品Integrity 3D-IC平臺，該工具運用系統(tǒng)級思維，將設(shè)計規(guī)劃、物理實現(xiàn)和系統(tǒng)分析統(tǒng)一集成于單個管理界面中。設(shè)計工程師可以利用該平臺集成的熱、功耗和靜態(tài)時序分析功能，實現(xiàn)由系統(tǒng)來驅(qū)動的PPA 目標。日前，Cadence公司數(shù)字與簽核事業(yè)部產(chǎn)品工程資深群總監(jiān)劉淼接受了記者專訪，詳細介紹Integrity 3D-IC的獨特之處。

過去10年，整個業(yè)界都在追求趨勢摩爾定律，硅材料的極限很難有突破的前提下，從2D走向3D的封裝技術(shù)，從系統(tǒng)角度出發(fā)推進了芯片的功耗和性能空間。

Cadence公司數(shù)字與簽核事業(yè)部產(chǎn)品工程資深群總監(jiān)劉淼表示，2.5D和3D封裝技術(shù)使得芯片里或功能間的連線變短了，一方面降低了線上能量損失，另一方面減小了信號的延遲，從而獲得了低功耗和高性能。

據(jù)劉淼介紹，Cadence在多芯片（Multi-Chiplet）封裝領(lǐng)域已經(jīng)耕耘了20多年，從1980年就開始在做系統(tǒng)級的封裝，2004年做RF模塊，2010年研發(fā)2.5D封裝設(shè)計技術(shù)，2012年推出了嵌入式鍵橋技術(shù)，2015年推出了超高密度RDL（FOWLP），2018年的3D集成工具Bumpless，以及2020年的硅光集成工具Co-package。

封裝技術(shù)向著3D進軍的過程中，設(shè)計師面臨著很多挑戰(zhàn)。

首先要進行Bump規(guī)劃，即討論嘗試找到芯片放置的最佳方案；其次，實現(xiàn)3D封裝要解決數(shù)字技術(shù)部分和模擬技術(shù)部分間的通訊和連接問題，這需要數(shù)字工程師和模擬工程師緊密協(xié)作，這里面有溝通效率的挑戰(zhàn)，第三個挑戰(zhàn)就是系統(tǒng)級驗證工作，這是一項需要調(diào)動更多設(shè)計部門參與的工作，比如跨芯片/Chiplet及封裝的熱分析和系統(tǒng)級裸片的連接驗證；第四是STA的簽核，3D封裝設(shè)計里的STA的簽核會有爆炸性的增加，2D時代的手工完成幾乎不可能。

為了應(yīng)對上述挑戰(zhàn)，Cadence公司最新推出Integrity 3D-IC開放平臺，這是一個跨集成電路全流程的平臺工具，橫跨芯片設(shè)計，芯片設(shè)計實現(xiàn)，以及到系統(tǒng)規(guī)劃、系統(tǒng)分析的全流程產(chǎn)品。

Intgrity 3D-IC平臺作為Cadence廣泛3D-IC解決方案的組成部分，在數(shù)字技術(shù)之上同時集成了系統(tǒng)、驗證及IP功能。

廣泛的解決方案支持軟硬件協(xié)同驗證，通過由Palladium ? Z2和Protium X2平臺組成的Dynamic Duo系統(tǒng)動力實現(xiàn)全系統(tǒng)功耗分析。

平臺同時支持基于小芯片的PHY IP互聯(lián)，實現(xiàn)面向延遲、帶寬和功耗的PPA優(yōu)化目標。另外，Intgrity 3D-IC平臺支持與Virtuoso設(shè)計環(huán)境和Allegro技術(shù)的協(xié)同設(shè)計，通過與Quantus ExtractionSolution提取解決方案和Tempus Timing Signoff Solution時序簽核解決方案提供集成化的IC簽核提取和STA，同時還集成了Sigrity技術(shù)產(chǎn)品，Clarity 3D Transient Solver，及Celsius Thermal Solver熱求解器，從而提供集成化的信號完整性/功耗完整性分析（SI/PI），電磁干擾（EMI），和熱分析功能。

劉淼表示，全新Integrity 3D-IC平臺和更廣泛的3D-IC解決方案組合，建立在Cadence SoC卓越設(shè)計和系統(tǒng)級創(chuàng)新的堅實基礎(chǔ)之上，是Cadence公司能系統(tǒng)設(shè)計（Intelligent System Design）戰(zhàn)略的代表產(chǎn)品之一。