| 基于CPLD的高精度全數字鎖相環 | |
| 所屬分類：參考設計 | |
| 上傳者：aet | |
| 文檔大?。?span>308 K | |
| 標簽： CPLD | |
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| 文檔介紹：針對由電力系統工頻信號頻率波動導致的不能同步采樣從而影響電參量測量精度的問題，提出以74HC297為核心設計高精度的全數字鎖相環(ADPLL)電路!實現精密跟蹤鎖定待測信號頻率和相位,并在CPLD中實現.本文推導ADPLL在頻率跳變時的鎖定時間表達式!分析影響鎖定速度和精度的相關因素,給出實驗波形和數據!實驗結果表明,該ADPLL的鎖定精度至少達到0.0002Hz以上. | |
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