在價格和競爭壓力期間，3D NAND供應商正準備迎接新的戰斗，相互競爭下一代技術。 

隨著新玩家進入3D NAND市場 - 中國的長江存儲（以下簡稱：YMTC），競爭正在加劇。 在中國政府撥款數十億美元的支持下，YMTC最近推出了其首款3D NAND技術。 此舉加劇了對新進入者可能影響市場惡化的擔憂。 3D NAND業務正在走向長期供過于求和價格下跌的局面。 

3D NAND是當今平面NAND閃存的后續產品，用于存儲應用，如智能手機和固態存儲（SSD）。 與平面NAND（2D結構）不同，3D NAND類似于垂直摩天大樓，其中水平層的存儲器單元被堆疊，然后使用微小的垂直通道連接。

圖1：2D NAND架構。資料來源：Western Digital。

 圖2：3D NAND架構。資料來源：Western Digital 

3D NAND通過設備中堆疊的層數來量化。隨著更多層的添加，位密度增加。今天，3D NAND供應商正在推出64層設備，盡管他們現在正在推進下一代技術，它擁有96層。分析師表示，到2019年中期，供應商正在競相開發和發布下一代128層產品。 

在研發方面，供應商也在開發下一代技術，分別為256層和512層。 “這是一場比賽，”TechInsights的分析師Jeongdong Choe說。 “這是最高籌碼量的競賽。” 

有些人偏離了路線圖。在一種情況下，供應商最終會轉移到半個節點以保持領先于游戲。然后，競爭背后的YMTC計劃在2019年中期之前發布一個64層設備，但它將跳過96層直接移動到128層。 “他們的任務是追趕三星和其他公司。也許在2020年或2021年，他們將做128，“Choe說。 

現有的3D NAND供應商 - 英特爾，美光，三星，SK海力士和東芝 - 并沒有停滯不前，他們將在競爭中保持領先地位。但是每個供應商都采用不同的方法來擴展3D NAND。 

無論如何，3D NAND縮放很難。由于一系列技術和成本挑戰，從96層以上遷移更加令人生畏。 

對于96層及更高層，3D NAND供應商可能需要轉向晶圓廠的新舊技術。事實上，低溫蝕刻的重新出現，最早出現在20世紀80年代。新的粘接和其他技術正在開發中。

 圖3：3D NAND閃存路線圖。資料來源：Imec

商業環境帶來了另一項挑戰。去年，NAND市場受到產品短缺，供應鏈問題和技術轉型困難的困擾。 

Objective Analysis的分析師吉姆·漢迪（Jim Handy）表示，今天的情況不同，因為3D NAND市場有望在今年年底“崩潰”。 “我們已經看到一些價格下跌。現貨市場價格全年下跌?！?nbsp;

這種情況不同于許多下行周期，其特點是需求疲軟和供過于求。 “我們正處于供過于求的邊緣，”漢迪說。 “問題在于人們在制作3DNAND方面的效率越來越高。它是供應驅動的。不乏需求?！?/p>

根據Gartner的數據，對于NAND來說，平均銷售價格（ASP）預計將在2018年下降24％，在2019年下降23％。根據Gartner的數據，預計2018年NAND收入總額將達到587億美元，高于2017年的537億美元。

圖4：第二季度NAND收入預測資料來源：Gartner

 然而，從長遠來看，一些預測略微樂觀。 YMTC CEO表示，“如果你從頂層看這個，那就是一個健康的市場。” “如果你看一下中國對內存芯片的消耗，這是一個相當大的數字。” 

與此同時，半導體設備制造商正在密切關注市場。一些供應商的內存訂單經歷了放緩，但預計整體市場將會增長。 TEL表示，總體而言，晶圓廠設備市場預計將從2017年的510億美元增長到2018年的560億美元至580億美元。 “隨著半導體應用的不斷擴大，設備市場正在進入下一階段，”TEL總裁兼首席執行官Toshiki Kawai在最近的一次報告中表示。 

除了不確定的商業環境外，技術方面也存在挑戰。多年來，該行業銷售用于存儲應用的平面NAND設備。 NAND閃存由存儲單元組成，存儲單元存儲數據位。最新的NAND設備存儲多位數據（每個單元3或4位）。在NAND中，即使在系統中關閉電源之后，數據仍然存儲。 

平面NAND單元基于浮柵晶體管結構。多年來，供應商已經將邏輯單元尺寸從120納米擴展到今天的1xnm節點，使容量增加了100倍。然而，在15nm / 14nm處，平面NAND正在失去動力。 

這就是該行業轉向3D NAND的原因。在平面NAND中，存儲器單元通過水平串連接。在3D NAND中，弦被折疊并垂直豎立。實際上，存儲器單元以垂直方式堆疊，作為縮放密度的手段。 

垂直堆棧具有多個級別或層。位密度增加了更多層。例如，東芝的64層器件（每單元3位）是一個512Gb器件，其單位芯片尺寸比48層芯片大65％。 

東芝最新的96層產品（每單元4位）容量為1.33T(太比特)，芯片尺寸比64層產品小40％。 “QLC將在許多不同的市場上產生改變游戲規則的影響，”東芝內存業務部高級副總裁斯科特尼爾森說。 

通常，供應商每年大約在一代技術上擴展3D NAND。 2018年，供應商正在從64層產品遷移到96層。然后，根據Imec的說法，預計供應商將在2019年從96層移至128層，其次是2020/2021的256層，以及2022/2023的512層。 

其他人則遵循不同的節奏。 YMTC將從64層移動到128層，從而跳過96層。由于多種原因，YMTC正在跳過96層。首先，64層設備具有價格競爭力，并且在一段時間內仍將是最佳選擇。然后，從密度的角度來看，YMTC表示其64層設備接近其競爭對手的96層產品。 

“如果你看看我們目前的步伐，我們的進展非常快，” YMTC CEO說。 “對于64歲以后的一代，我們仍然計劃在12至18個月內進行時間延遲。我們計劃下一代直接進入128。根據這一步伐，我們將與其他人保持非常接近?！?/p>

但是，從128層到256層的跳躍并不簡單。有些人會在跳躍到256層之前移動到半個節點。例如，據TechInsights稱，三星將從128層移動到大約180層或190層。 

擴展3D NAND

無論如何，為了擴展3D NAND，供應商采用兩種方法中的一種 - 單層或串堆疊。這兩種方法都是可行的，但它們是不同的，有各種權衡。 

“擴展這些設備的第一種方法是轉向越來越多的層。 96層現在已經出現。我們看到了一條通往256對的單一套路徑，“Lam Research的首席技術官Rick Gottscho在最近的一次演講中表示。 “縮放這些設備的第二種方法是采用一個平臺并在頂部堆疊另一個平臺。這造成了另外一系列挑戰?！?nbsp;

三星正在采用單層方法。分析師表示，在其最新的設備中，實際上是92層，三星在同一個單片裸片中堆疊了所有92層。 

其他人正在采用串型堆疊方法。例如，在64層設備中，有些設備開發了兩個獨立的32層部件。然后，他們將一個堆疊在另一個上面，啟用64層芯片。 

然后，對于96層，一些組合了兩個單獨的48層芯片。在兩種情況下，兩個芯片由絕緣層隔開。 

兩種方法，單層和堆疊，都是可行的。應用材料公司工藝開發總經理MahendraPakala 表示，“在96層上，雙層堆疊可能會變得越來越常規。可能會有一些單層堆疊?！?nbsp;

每種方法都有一些技術和成本問題。例如，在串型堆疊中，供應商正在制作兩個設備。實際上，供應商將制造單個設備的步驟數量增加了一倍，這轉化為成本和周期時間。 

在單層方法中，供應商一次性制造單個設備。理論上，這可以降低成本和周期時間。但在晶圓廠，單層方法很難實現。有些人認為這種方法可能會隨著時間推移而失去動力。 

兩種方法都遵循相同的流程步驟。在晶圓廠中，3D NAND與平面NAND不同。在2D NAND中，該過程取決于使用光刻縮小尺寸。 

光刻仍然用于3D NAND，但它不是最關鍵的一步。因此，對于3D NAND，挑戰從光刻轉向沉積和蝕刻。 

3D NAND流以襯底開始。然后，供應商在流動交替堆疊沉積中經歷了第一個挑戰。使用化學氣相沉積（CVD），該方法包括在襯底上沉積和堆疊交替的薄膜。 

首先，在基板上沉積一層材料，然后在頂部上施加另一層。該過程重復幾次，直到給定的設備具有所需的層數。 

每個供應商使用不同的材料例如，三星在基板上沉積交替的氮化硅和二氧化硅層。 “你會沉積氧化物 - 氮化物或氧化物 - 多晶硅，這取決于你制造的器件類型，”Lam's Gottscho在演講中說道。 

可以在基板上堆疊數百層。但隨著更多層的添加，面臨的挑戰是在高產量下堆疊具有精確厚度和良好均勻性的層。壓力和缺陷控制面臨巨大挑戰。此外，堆疊往往在壓力下彎曲。

 圖5：薄膜堆疊沉積挑戰。資料來源：LamResearch。

這在單層方法中變得更加明顯。為此，供應商將在基板上堆疊96層薄膜。 “這是很多沉積。如果你看看任何其他設備，例如傳統的DRAM設備，邏輯設備或之前的2D NAND閃存，他們就沒有96層沉積薄膜，“Gottscho說。 

有解決方案。例如，Lam已經發布了一種可以進行背面沉積的產品，可以補償前側應力。 

避免壓力的另一種方法是使用串型堆疊。例如，您將圖層存放在一個48層設備上，然后在另一個設備上重復該過程，形成一個96層產品。 

通常，48層交替堆疊沉積工藝是成熟的并且產生相對較小的應力，但是存在挑戰。 “你需要讓一個甲板與另一個甲板對齊。如果它們都是高度變形的，那么你將會出現很大的對齊錯誤，“Gottscho說。 

高縱橫比蝕刻

在該步驟之后，在膜疊層上施加硬掩模，并在頂部圖案化孔。然后，這是流動高縱橫比（HAR）蝕刻中最難的部分。 

為此，蝕刻工具必須從器件疊層的頂部到底部基板上鉆出微小的圓孔或通道。通道使得單元在垂直堆疊中彼此連接。一個器件可能在同一芯片中有250萬個微小通道。每個通道必須平行且均勻。 

該步驟使用今天的反應離子蝕刻（RIE）系統進行。簡單來說，蝕刻器通過用離子轟擊表面來產生微小的通道。 “這種蝕刻非常困難且非常耗時，”Lam的Gottscho說。 “蝕刻中縱橫比縮放的基本定律表明，縱橫比越高，沉積層的厚度越大，孔越小，蝕刻越慢。” 

然后，隨著蝕刻工藝更深地滲透到通道中，離子的數量可能減少。這會降低蝕刻速率。更糟糕的是，可能會發生不需要的CD變化。

圖6：溝道蝕刻挑戰。資料來源：LamResearch。

64層設備的縱橫比為60：1，而32/48層設備的縱橫比為40：1。盡管如此，今天的蝕刻機仍然可以完成這項工作，至少在某種程度上是這樣。 “32層，48層和64層設備使用傳統的蝕刻工具用于HAR通道孔，”TechInsights的Choe說。 

基于這一前提，可以想象供應商可以使用串型堆疊從96層遷移到128層以上。理論上，使用傳統的蝕刻工具，供應商可以處理兩個64層設備，從而實現128層。 

單層方法是另一個故事，因為縱橫比超過70：1。 “對于96層，我們可以用一步蝕刻進行蝕刻。但是你可能有蝕刻損壞或者輪廓不好。如果我們使用一步蝕刻，這很難，”Choe說。 

對于單層96層設備及其他設備，業界需要用于HAR步驟的傳統蝕刻工具。 “但是，需要另一種等離子工具和方法。低溫蝕刻就是一個例子，”Choe說。 

傳統的蝕刻器涉及在室溫下交替蝕刻和鈍化步驟的過程。相反，低溫蝕刻在低溫下進行。他們使用氟基高密度等離子體。 

“低溫蝕刻并不新鮮。人們已經將它用于其他應用，“Applied的Pakala說。 “原子在高溫下移動。如果您在蝕刻時不需要原子，則可以降低溫度?！?/p>

然而，低溫蝕刻是困難且昂貴的。 “我們回到了未來。我們正在做的是引入低溫蝕刻。自20世紀80年代中期以來，它一直存在于文獻中，但它遠遠超過了它的時代，”Lam的Gottscho說。 “這是一項艱巨的技術，但我們取得了很大的進步。低溫蝕刻的優勢在于，您可以在此高縱橫比特征底部的蝕刻前沿處獲得更多反應物。這提高了蝕刻速率。這是一項昂貴的技術實施，但其好處超過了增加的成本?！?nbsp;

更多步驟

在此過程之后，每個供應商都遵循不同的流程。在一些流程中，通道襯有多晶硅并填充有二氧化硅。 

然后，去除疊層中的原始氮化物層。沉積柵極電介質，然后使用鎢用于字線的導電金屬柵極填充。這是復雜過程的簡化版本。

圖7：3D NAND流程來源：客觀分析 

通常，整個過程在工廠中以一個連續的流程進行。供應商將首先采用基板并在其上構建邏輯電路，然后是NAND結構。 

然而，YMTC還有另一種方法。該公司處理一個晶圓上的電路和另一個晶圓上的NAND結構。然后，使用數百萬個金屬垂直互連存取結構將兩個晶片電連接并電連接。 YMTC的方法，稱為Xtacking，將制造周期時間縮短了20％，并允許更高的位密度。 

在YMTC上升并投入生產之前需要一段時間，因此現有的參與者將在可預見的未來繼續主導競爭格局。 

不過，可以肯定的是，這是OEM的好時機。 3D NAND產品將以具有競爭力的價格提供豐富的產品。