0 引言

    針對高速示波器應用，設計了一種基于小數分頻鎖相環技術的差頻法等效采樣系統^[1]，其最高等效采樣率隨著被測信號頻率的升高而升高，在處理高頻信號時具有先天性的優勢。相比于主流的基于DDS(Direct Digital Synthesizer)技術的差頻法等效采樣方案，其在高頻率下的可靠性更佳。同時，本系統通過時間交替采樣提高實時采樣率^[2]，兼顧了采集周期性和非周期性信號的性能。

1 系統設計方案

1.1 系統原理框圖

    如圖1所示，采樣系統主要由外圍電路和FPGA內數字電路構成。系統在進行等效采樣時，先由觸發電路和分頻電路產生測頻用的方波，等精度測頻模塊測得信號頻率后，再由內置于NIOS II軟核中的程序計算出所需的采樣時鐘頻率，并控制鎖相環(Phase Locked Loop，PLL)模塊產生采樣時鐘。之后，ADC在采樣時鐘驅動下完成信號采集，采得數據被數據緩沖模塊接收后依次在整數抽樣模塊和小數抽樣模塊中完成二次采樣，按需丟棄同一周期多余的采樣點并修正等效采樣率誤差。最后，采樣數據經RAM存儲后被傳送至示波器的人機交互部分。

    系統在進行時間交替采樣時，時鐘分配模塊將PLL模塊輸出的時鐘扇出為4路，并利用數字延遲線將其中3路分別延遲1/4、2/4、3/4個時鐘周期，與未經延遲的一路一起構成4路相位依次相差90°的交替采樣時鐘，驅動4個250 MS/s的8 bit ADC芯片，AD9481實現采樣率為1 GS/s的交替采樣。

1.2 系統理論分析

1.2.1 差頻法實現順序等效采樣的原理分析^[3]

    周期信號中不同相位的點將在各個周期中重復出現，因此只要每個采樣點在周期中的相對位置依次移過ΔT，就能完成順序等效采樣，恢復周期信號。利用差頻法進行順序等效采樣時，首先測定周期信號的頻率f，再產生一個頻率為f/n-Δf的采樣時鐘f_clk。由于兩者之間的周期相差ΔT，故每經過一個周期，采樣點在周期中的相對位置就移過ΔT。當最后一個采樣點相對第一個采樣點移過一個信號周期時，就完成了對一個完整周期的采樣。

    因為本系統的模擬帶寬為DC到500 MHz，ADC采樣時鐘范圍為20～250 MHz，模擬帶寬超出了采樣時鐘范圍，所以需要根據模擬信號頻率的不同選取不同的倍頻/分頻系數n(見表1)。當n<1時，需要由整數抽樣模塊對采樣序列按照n：1的比例進行二次采樣，丟棄同一周期中多余的采樣點。

    故最終系統的等效采樣率為：

    由于本系統中Δf<<f，故式(3)又可近似為：

    由式(4)可見，對于頻率分辨率為Δf的系統，n取值固定時系統的最高等效采樣率與f²成正比。因而這種等效采樣方式非常適合采樣高頻信號，只要能夠產生足夠小的Δf，在n取值較大時就能以低速的ADC獲取足夠高的等效采樣率。

1.2.2 采樣時鐘抖動對系統垂直精度的影響

    時鐘抖動對高速采樣系統的采樣精度造成了很大限制。輸入頻率為f的滿幅度正弦信號時，僅由時鐘抖動造成的系統信噪比上限可由下式估算^[4]：

    目前的差頻法等效采樣多基于DDS技術，其在高頻率下的噪聲性能不佳。以高性能DDS器件AD9854為例^[6]，其用作時鐘發生器時的典型均方根值抖動為25 ps，代入式(7)可知，在500 MHz下系統的垂直分辨率將被限制在3.38位以下。為了提高時鐘質量，本系統使用PLL芯片ADF4351產生采樣時鐘^[7]，其典型均方根值抖動僅為0.4 ps，計算可知抖動造成的有效位數上限為9.34位，對于8位垂直分辨率的示波器已經不再成為瓶頸。

1.2.3 系統時基調整方法的分析

    本系統在測試時，使用水平分辨率為800的屏幕來顯示波形，其水平方向分為10個刻度格(div)，按照1、2、5的步進在500 ps/div～500 ms/div范圍內設置28個時基檔位。系統在顯示波形時，每一個采樣點對應一個像素點，可得到時基檔位t(s/div)與等效采樣率f_s之間的關系如下：

式中m為刻度格數，P為屏幕水平分辨率。

    由式(8)可知，系統的時基t與系統等效采樣率f_s之間有著一一對應的關系。當時基檔位設置為最小的500 ps/div時，系統即達到最高等效采樣率160 GS/s。而系統的等效采樣率又由采樣時鐘頻率確定，因此，實現系統時基檔位的調整就是要根據用戶選定的時基檔位正確調整采樣時鐘的頻率。具體地，聯立式(1)、式(3)、式(8)，就可以得到由時基檔位、信號頻率計算所需的采樣時鐘頻率的公式：

    由于FRAC參數的向上舍入(見2.1節)，系統實際產生的采樣時鐘頻率總是比計算值略高，其最大差值為系統的頻率步進。因此需要由小數抽樣模塊對采樣數據按K：1的比例再次采樣，以修正采樣率偏差。

2 系統軟件設計

2.1 ADF4351自動配置機設計

    自動配置機在上電時，首先對ADF4351初始化。配置鑒相環路頻率f_PFD等于輸入參考時鐘頻率10 MHz，并設置鎖相環路在輸出分頻器前閉合。此時ADF4351內部的鎖相環路結構如圖2。

    其中環路N分頻器的分頻比N_RF由INT、FRAC、MOD 3個參數決定。為了獲得盡可能高的頻率分辨率，將小數模數MOD設置為最大值4 095。輸出分頻器的分頻比N_OUT由輸出頻率的范圍確定，見表2。

    最終輸出頻率可以由下式計算：

    初始化完成后，自動配置機負責控制等效采樣時鐘的產生。其工作流程如下：首先，根據輸入信號頻率查詢表1，確定采樣時鐘的倍頻/分頻比n。再根據式(9)計算出所需采樣時鐘頻率并查詢表2確定輸出分頻器的分頻比N_OUT；接著，由式(11)計算出N_RF，將N_RF取整即得到INT的值，將N_RF的小數部分乘以MOD后取整再加1即得到FRAC的值；然后，將INT、FRAC、MOD寫入ADF4351寄存器中，ADF4351將自動重新鎖定并更新輸出頻率；最后，將這3個參數重新代入式(11)計算出實際的采樣時鐘頻率，并將其代入式(10)算出小數抽樣比K。

2.2 系統軟件工作流程

    系統在初始化時進行交替采樣的時鐘偏斜校準。首先將前級輸入設置為1 MHz校準正弦波，將采樣時鐘頻率設置為250 MHz。再向3個可編程延遲線SY89297中分別寫入1 ns、2 ns、3 ns的延遲字。最后在此基礎上不斷微調3個芯片的延遲字，直到采集到的正弦波與標準波形擬合度最高即完成校準。初始化完成后系統等待用戶輸入，并輸入信號的頻率變化，及時啟動ADF4351自動配置機以更新采樣時鐘。系統軟件流程如圖3。

3 系統硬件設計

3.1 基于小數分頻PLL的采樣時鐘源設計

    本系統的采樣時鐘發生器由PLL芯片ADF4351及外圍電路構成，見圖4。PLL的參考時鐘源是頻率為10 MHz的晶體振蕩器TCXO。電荷泵輸出CP_OUT與VCO調諧端Vtune之間插入的外部濾波環路由ADIsim仿真軟件完成設計，采用一階無源RC濾波，設計環路帶寬為10 kHz，相位裕度為45°。

3.2 時間交替采樣時鐘分配模塊設計

    模塊中包含一個時鐘分配芯片AD9510和3個數字延遲線芯片SY89297。該延遲線的最小延遲步進低達5 ps，通過細調各路時鐘延遲值，可以較好地消除由PCB布線延時帶來的時鐘偏斜，減小交替采樣誤差。但芯片的最大可編程延時^[8]僅為5 ns，所以在進行交替采樣時，采樣時鐘被固定為最高的250 MHz，以使得時鐘周期小于最大可編程延時。更低的采樣率則由FPGA中的整數抽樣模塊對采樣序列進行二次采樣來實現。圖5為原理圖。

3.3 觸發及分頻電路設計

    為了簡化設計，系統用于測頻的觸發信號直接取自ADC的輸入信號，經過交流耦合后與DAC輸出的觸發電平進行比較，比較后產生的方波由SY89876分頻后送入FPGA進行等精度測頻。由于ADC的輸入信號為差分信號，故加入了AD8009高速運放構建的差分-單端轉換器進行信號接收，以減少觸發電路對被測信號的影響。比較器、分頻器、FPGA之間的接口被設計為LVDS電平，以提高傳輸帶寬并降低壓擺率，減少對模擬電路的干擾。其中比較器的輸出級的V_CCO被連接至2.5 V電源以適應LVDS電平^[9]。圖6為電路原理圖。

4 系統性能驗證

    輸入1 MHz～500 MHz、幅度為1 V_p-p、步進為1 MHz的正弦波掃頻信號，時基設置為500 ps/div，通過Signal-TapII軟件從FPGA中讀取等效采樣率。測得工作帶寬內等效采樣率總是略高于160 GS/s，經小數抽樣模塊調整后，波形失真度小于1%。

    輸入頻率為1 MHz、幅度為1 V_p-p的正弦信號，開啟時間交替采樣模式后，實時采樣率達到1 GS/s，示波器終端上顯示的波形失真度小于1％，二次諧波分量小于37 dB，達到了設計要求。

5 結論

    本設計采用小數分頻PLL器件產生采樣時鐘，成功地將等效采樣與時間交替采樣相結合，在處理高頻周期信號時獲得了很高的等效采樣率。

參考文獻

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[9] TI公司.LMH7322 data sheet[EB/OL].(2013-03-01)[2016-11-09].http：//www.ti.com/cn/lit/gpn/lmh7322.

作者信息:

查添翼1，陳晟祺2，戈浚堯3

（1.江蘇省常熟中學，江蘇 蘇州215500；2.清華大學 電機工程與應用電子技術系，北京100084；

3.南京郵電大學 通信與信息工程學院，江蘇 南京210023）