摘  要： Cyclone是Altera公司推出的低價格、高容量的FPGA，具有多達20 060個邏輯單元和173個可使用的I/O管腳。IRIG-B碼是標準時間碼格式之一，廣泛應用于靶場時間信息的傳遞和各系統的信號同步。利用FPGA和高精度頻率源設計的同步信號源，將同步信號精度由原來的200 ns提高到10 ns，并實現了系統的小型化、模塊化。結果表明，該系統運行穩定，調試方便，具有較強的抗干擾能力和實際應用價值。
關鍵詞： FPGA；IRIG-B碼；同步信號

    現場可編程門陣列FPGA(Field Programmable Gate Array)采用邏輯單元陣列LCA(Logic Cell Array)作為基本單元，內部包括可配置邏輯模塊、輸入輸出模塊和內部連線三部分。適用于時序、組合等各種邏輯電路的應用場合，兼有串、并行工作方式，其內部時鐘延遲可達納秒級，具有集成度高、速度快、可靠性高等優點。B碼是美國靶場測量組制定的標準時間碼格式之一，主要特點是幀速率為1幀/s，攜帶信息量大，適用于遠距離傳輸。B碼分為直流（DC）碼和交流（AC）碼兩種，具有標準化接口，國際通用。以DC碼解調秒為基準的同步信號源向導彈、航天試驗各個參試設備提供標準同步信號，只有參試設備各系統工作在同一觸發脈沖下，才能使整個導彈、航天試驗任務得以順利實施，因此，同步信號源是靶場測控系統的重要設備之一。
1 B碼原理
    靶場間儀器組IRIG(Inter-Range Instrumentation Group)是美國靶場司令委員會RCC(Range Commanders Council)的下屬機構。IRIG時間標準有兩大類：并行時間碼和串行時間碼，共有6種格式，即A、B、D、E、G、H，它們的主要差別是時間碼的幀速率不同，其中應用最為廣泛的是IRIG-B格式時間碼[1]（以下簡稱B碼）。B碼的波形如圖1所示。

2 系統設計
    通常的同步信號源硬件設計采用分離元件和小規模集成電路，結構復雜、可維修性和通用性較差。本系統由大容量、高集成度的FPGA，結合光電耦合器、電源轉換芯片及一些外圍接口電路組成。
2.1 FPGA選擇
    目前市場上FPGA的種類很多，主要是Altera、Xilinx和TI公司的產品。本系統設計中采用了Altera公司生產的Cyclone系列EP1C12Q240I7芯片。Cyclone系列FPGA是低成本的可編程器件，具有豐富的邏輯資源、存儲器資源、時鐘管理電路以及高性能的I/O資源[2-3]。
    EP1C12Q240I7芯片主要有以下特點：
    (1)具有多達20 060個邏輯單元，可以用來實現復雜的功能；
    (2)提供239 616 bit的RAM存儲容量；
    (3)最高運行速度可達200 MHz；
    (4)具有多達129個兼容LVDS(Low-Voltage Differential Signaling)的通道，每個通道數據率高達640 MB/s；
    (5)具有兩個可編程鎖相環PLL(Phase Locked Loop)和8個全時鐘線，提供健全的時鐘管理和頻率合成功能；
    (6)支持LVTTL(Low Voltage Transistor Transistor Logic)、LVCMOS(Low Voltage Complementary Metal Oxide Semicon-
ductor)、SSTL(Stub Series Terminated Logic)和PCI(Periph-
eral Component Interconnect)單端I/O接口標準。
2.2 配置電路
    FPGA上電后需要對其進行重新配置，將用戶程序讀入芯片內。FPGA的配置方式有主動配置(AS)、被動配置(PS)和JTAG方式，每種配置方式選用的周邊器件和電路都不相同，本系統采用AS和JTAG兩種方式[4]。
2.2.1 AS方式
    在AS(Active Serial)方式下，采用的串行配置芯片為可重復擦除的EPCS4；3.3 V電源供電；4 Mbit容量。EPCS4對FPGA進行配置，是通過專用接口對EPCS4進行工程數據下載，并將下載數據存入EPCS4芯片實現的。其優點是設備掉電后配置信息仍存在其中，可以實現“上電即用”，用于固定工程信息的下載和連接方式。AS連接如圖2所示。

2.2.2 JTAG方式
    用于芯片內部測試的JTAG（Joint Test Action Group）是一種國際標準測試協議(IEEE 1149.1兼容)。QuartusⅡ軟件在編譯時，會自動生成用于JTAG下載配置的.sof文件。通過JTAG專用接口，利用QuartusⅡ軟件直接對FPGA芯片進行單獨的硬件重配。JTAG配置的優點在于：使用方便，無需其他配置器件，方便系統在線調試；簡化了設計流程，加快了工程進度；指令優先級高，可實現“即插即用”。缺點在于：設備掉電后配置信息丟失，每次調試和使用FPGA芯片前，都需要對設備進行重新下載和配置。JTAG連接如圖3所示。
2.3 運行環境
    本系統采用的軟件開發工具是QuartusⅡ8.0，它是Altera公司推出的FPGA開發工具，提供了完全集成且與電路結構無關的開發包環境，能夠直接滿足特定設計需要，具有數字邏輯設計的全部特性。本系統所有模塊均采用Verilog HDL進行FPGA編程實現。Verilog HDL語言不僅定義了語法，而且對每個語法結構都定義了清晰的模擬仿真語義，同時Verilog HDL語言從C編程語言中繼承了多種操作符和結構，非常易于學習和使用[5]。
3 同步信號源
3.1 工作原理
    同步信號源的工作原理是以解調出的DC碼的準時秒為基準，輸出各種頻率的同步脈沖信號，輸出的脈沖信號同步精度是衡量系統性能的重要指標。國軍標GJB 2991A-2008中對脈沖信號的精度要求是前沿比對應小于0.2 μs。實際上隨著FPGA技術的應用，已經能夠很好地實現輸出脈沖的同步，精度指標遠遠超過了國軍標中的規定。
3.2 DC碼解調
    DC碼解調在FPGA中采用Verilog HDL編寫數據接入模塊, 完成捕獲光耦輸出DC信號的任務，稱其為DC碼邏輯處理模塊。模塊的主要任務是記錄當前時刻的脈沖信號邊沿信息(上升沿/下降沿)，然后計算出每個DC脈沖信號的寬度信息，再根據所記錄的脈寬信息判斷出幀頭位置（即兩個連續8 ms脈沖的位置），并對脈沖依次編號，為軟件解碼提供一一對應的脈沖編號與脈寬信息[6]。根據測量出的脈寬信息即可解調出時間信息。同時根據找到的兩個8 ms的脈沖信號，發出一個秒脈沖信號(JSEC)，用這個脈沖信號與DC碼相與，得到解調秒脈沖DEMS。它們與DC碼準時秒的對應關系如圖4所示。DEMS即是解調DC碼獲得的準時秒，把它作為同步信號源內部的頻率標準，輸出的各種脈沖信號都要與這個秒信號保持同步。

3.3 同步信號的產生
    本系統的各種同步脈沖信號由FPGA內部設計的移相分頻電路產生。用精度很高的10 MHz溫補晶振作為時鐘源，依次分頻產生100 kHz、10 kHz、1 kHz、100 Hz、10 Hz、1 Hz等各種頻率信號。輸出100 Hz信號與DC碼準時秒同步關系如圖5所示。前沿同步精度可以達到10 ns，如圖6所示。

    同步信號源是靶場光測設備的關鍵設備之一，高準確度和高穩定度的頻率信號是獲得各種準確數據、實時精密測量和控制飛行目標的基礎。隨著科學技術的發展，對同步信號源的功能、體積、精度、可靠性等技術指標提出越來越高的要求。設計結果表明，以FPGA為硬件核心的同步信號源外圍電路簡單、體積小、成本低，具有廣泛的實際應用價值。
參考文獻
[1] GJB2991A-2008，B時間碼接口終端通用規范[S]. 2008.
[2] 劉成明，李新娥，張艷兵.基于FPGA的數據采集與壓縮系統[J].儀表技術與傳感器，2012(1)：36-39.
[3] Altera Corporation.Cyclone Device Handbook[S]. 2008.
[4] 梁鋒.基于MEMS慣性器件的小型姿態測量系統設計[D]. 哈爾濱：哈爾濱工程大學，2011.
[5] 夏宇聞.Verilog 數字系統設計教程[M].北京：北京航空航天大學出版社，2008.
[6] 佟剛，崔明.基于S3C2440A的時統終端系統的設計[J].儀表技術與傳感器，2012(7)：42-44.