摘  要： 介紹了基于IEEE 1588協議的高精度時間同步原理，描述了數字化變電站PTP同步對時系統組織結構。研究了PTP的最佳主時鐘算法、本地時鐘同步算法及硬件時間戳的實現，分析了影響同步性能的因素。最后對時鐘同步精度進行了測試，結果表明可滿足IEC 61850所有等級的對時精度要求。
關鍵詞： IEEE 1588；時鐘同步；最佳主時鐘算法；智能變電站

　近年來，智能電網成為世界范圍內電力系統的發展方向，智能變電站得到廣泛的應用和推廣，采用智能設備實現了全站信息數字化、通信平臺網絡化、信息共享標準化。同步對時系統是智能變電站中的重要環節，數字化變電站間隔層的保護裝置、測控裝置，尤其是過程層的合并單元均離不開同步對時信息，保證數字化變電站各設備的精確同步是數字化變電站穩定運行的重要基礎。IEC 61850標準對智能電子設備（IED）的時鐘精度按功能要求劃分為5個等級（T1~T5），其中用于計量的T5等級精度達到1 μs[1]。IEEE 1588全稱為網絡測量與控制系統的精密時間同步協議，簡稱為精密時間同步協議PTP（Precision Time Protocol），具有容易配置、快速收斂以及對網絡帶寬和資源消耗少等優點。經過完善的IEEE 1588標準（第2版）在2008年已發布。在硬件輔助條件下，其時間同步精度可達到亞微秒量級，可滿足T5等級同步精度1 μs的要求，IEEE 1588是智能變電站對時系統的必然趨勢[1-2]。
1 IEEE 1588對時原理及時鐘結構
1.1 IEEE 1588對時原理
　IEEE 1588協議采用分層主從（Master-Slave）模式進行時鐘同步，從時鐘通過必要的時間信息實現與主時鐘的同步。IEEE 1588協議主要定義了4種多點傳送的時鐘報文類型：同步報文（Sync）、跟隨報文（Follow_Up）、時延請求報文（Delay_Req）、時延請求響應報文（Delay_Resp）。通過測量主從時鐘之間的時間偏差和網絡時延來實現同步功能。IEEE 1588主從時鐘同步機制如圖1所示[1-2]。

1.2 PTP系統時鐘結構
　PTP系統中的時鐘在結構上分為普通時鐘OC（Ordinary Clock）、邊界時鐘BC（Boundary Clock）和透明時鐘TC（Transparent Clock）。主時鐘與從時鐘只有一個時鐘端口為普通時鐘OC，而邊界時鐘包含一個從時鐘端口和多個主時鐘端口。交換機時鐘模型為TC，合并單元、保護測控等裝置的時鐘模型為OC，運行在從時鐘狀態，邊界時鐘將同步過程分段進行，體現了逐級同步的思想[4]。PTP時鐘組織拓撲結構如圖2所示。

2 IEEE 1588對時系統分析及實現
2.1 PTP的最佳主時鐘（BMC）算法
　一套IEEE 1588系統由許多設備（節點）組成，每個設備都有自己的時鐘系統，理論上任何時鐘都能實現主時鐘和從時鐘的功能，但一個PTP子網內只能有一個主時鐘，主時鐘擔當時間發布者的角色，從時鐘擔當接收者的角色。整個系統中的最優時鐘為最高級時鐘GMC（Grand Master Clock），有著最好的穩定性、精確性等。根據各節點的時鐘精度、級別以及UTC（通用協調時間）的可追溯性等，由最佳主時鐘算法來自動選擇系統內的主時鐘。
　BMC算法由兩部分組成：（1）數據集比較算法（data set comparison algorithm），比較兩組數據的優劣，選出質量較優的數據集；（2）狀態決策算法（state decision algorithm），根據數據集比較算法的結果，計算本地時鐘每個端口當前應該所處的狀態，并作相應的端口狀態轉換。
BMC算法的軟件實現：BMC算法在時鐘的每個端口上運行，它規定了數據比較的順序和判據，時鐘端口在設備上電時進行缺省初始化配置，為各數據集分配緩沖區等操作，然后系統開始偵聽網絡上的時鐘報文，如果端口收到相應的PTP報文，就調用BMC算法；或者當時鐘處于未校準狀態時，端口收到其他同步時鐘的PTP報文后，也調用BMC算法。實現時鐘端口的BMC算法的軟件流程如圖4所示。

　BMC算法的實現步驟如下：
　（1）對于具有N個端口的時鐘C0的其中一個端口r，通過數據集比較算法比較從這個端口接收到的其他時鐘端口的有效同步報文的數據集，計算出最優的Erbest。
　（2）對C0的所有端口比較Erbest，計算出N個端口中最優的Ebest。
　（3）對C0的每個端口，根據Erbest和Ebest以及缺省數據集，通過狀態決策算法決策出端口應該所處的狀態，并更新所有端口的數據集。
　（4）把決策出的端口狀態反饋到PTP引擎狀態機，由狀態機控制和實現端口狀態的轉化[3]。
對于系統的每個時鐘，每個端口都運行BMC算法，這個運算是連續不斷的，因此能適應時鐘和端口的變化。通過仿真測試，BMC算法能實現對主時鐘的最優選擇。
2.2  硬件時間戳的實現
　時間戳標記精度直接影響IEEE 1588協議的時鐘同步精度，給報文加時間戳有以下兩種方法：（1）報文由軟件處理時出現軟件時間戳；（2）報文實際到達或離開設備時出現硬件時間戳。以往使用軟件方式獲取的時間戳受操作系統和協議棧的延遲不確定性以及網絡傳輸延遲的不確定性的影響，導致時鐘同步精度較低。為了提高時間戳獲取精度，就必須盡量將時間戳標記位置向網絡底層移。PTP協議將時間戳下移到介質訪問控制（MAC）層和網絡物理（PHY）層之間的MII層，有效地提高了精度，如圖5所示。

　IEEE1588V2.0中時間戳的表示為：
struct Timestamp
{
UInteger48 seconds Field；
UInteger32 nanoseconds Field；
}；
Seconds Field表示時間戳的整秒部分，nanoseconds Field表示納秒部分，納秒的表示范圍為0≤|nanoseconds Field|≤109，并且，加入了一個新的數據類型——時間間隔數據類型。
struct Time Interval
{
Integer64 scaled Nanoseconds；
}；
　時間間隔是一個64位有符號整型數，可以使時間分辨率達到納秒的1/216，提高了同步精度[2]。目前，IEEE 1588硬件時間戳的實現方案主要有：（1）通過FPGA實現支持IEEE1588的MAC；（2）采用美國國家半導體公司推出的具有IEEE 1588硬件支持功能的高精度以太網收發器；（3）選用支持IEEE 1588硬件時間戳功能的微處理器[4-6]。
2.3 本地時鐘同步（LCS）算法
　LCS（Local Clock Synchronization）算法主要完成從時鐘的校準。LCS算法包括兩個方面：（1）從時鐘設備需要加上時間偏差以調整絕對時間，使從時鐘在此時刻與主時鐘的系統時間完全一致；（2）從時鐘設備調整自身的時鐘頻率。與主時鐘的時鐘頻率保持一致。不能單靠調整絕對時間，因為時間偏差只在一定時期內應用，主從時鐘頻率的不一致會使調整后的從時鐘的時間向前或向后跳躍。因此，時鐘同步過程分兩步執行：①如果時鐘偏差過大則應調整系統絕對時間；②如果時鐘偏差較小則相應的調整從時鐘的時鐘頻率。在調整系統時鐘頻率的過程中系統會變成控制環路，IEEE 1588從時鐘同步模型如圖6所示。

　主時鐘時間是參考輸入，而從時鐘時間是跟蹤主時鐘時間的輸出，時鐘偏差驅動從時鐘調節自身時鐘頻率。在控制策略上，選用改進的PID控制器——變參數PID控制器，根據時鐘頻率調節次數的增加，通過非線性函數在線改變P、I、D控制參數的大小，以獲取滿意的控制性能。
3 影響同步性能的因素
　（1）網絡時延的對稱性。IEEE 1588的路徑時延測量假設通信路徑時延是對稱的，可以通過增加網絡時延測量頻率，降低其影響。（2）時鐘的漂移和抖動特性。主時鐘的任何時變行為都會擾動該控制系統，導致穩態和瞬態兩種誤差。因此，時鐘的漂移和抖動越低，則同步精度越高。（3）控制法則。控制法則參數包括調節時間、超調量和穩態誤差等，都將直接影響時鐘同步性能。（4）Sync報文的發送周期。發送周期越長，下一個Sync所觀察到的時間誤差越大。一般發送周期選為2 s，可以選擇減小周期來提高精度。（5）時鐘分辨率。本地時鐘的分辨率由時鐘頻率決定，最小的時間增量為時鐘信號的一個周期。可以考慮選用支持高時鐘頻率的CPU作為IEEE 1588時鐘同步的硬件。
4 時鐘同步精度測試
　通過觀測輸出時鐘來測量時鐘同步，設定主時鐘和從時鐘在同一個頻率點上產生時鐘輸出信號，并在示波器上比較這兩個時鐘信號[4]。IEEE 1588同步性能測試硬件平臺如圖7所示。

　本設計主處理器采用TI推出的內置MAC功能的TMS320DM642芯片，PHY芯片選用美國國家半導體推出的以太網收發芯片DP83640，DP83640芯片內置高精度IEEE 1588同步時鐘，可以在最靠近網線的位置獲取時間標記，通過硬件執行時間標記，本系統同步報文發送周期可以設定。測試結果表明，在同步報文發送周期為2 s時，主、從設備之間的時鐘同步精度在200 ns以內，而且縮小同步報文發送周期可以提高精度。系統達到了微妙級同步精度，可滿足智能變電站任何等級的時間精度要求，測試結果如表1所示。

　IEEE 1588作為一種亞微秒級精度的分布式網絡時鐘同步方案，對智能變電站的建設具有重要意義。本文研究了IEEE 1588的原理及實現過程，對同步精度進行了測量，實驗結果表明，該方案可滿足IEC 61850所有等級的對時精度要求。下一步將討論在利用IEEE 1588對時系統時，過程層網絡的組網方案。
參考文獻
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9-2標準的合并單元中的應用[J].電力系統自動化，2011，35（6）：55-58.
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