2012 年3 月6日–MathWorks今日宣布推出HDL Coder，該產品支持MATLAB 自動生成HDL 代碼，允許工程師利用廣泛應用的MATLAB 語言實現FPGA 和ASIC 設計。MathWorks 還宣布推出了HDL Verifier，該產品包含用于測試FPGA 和ASIC 設計的FPGA 硬件在環(huán)功能。有了這兩個產品，MathWorks 現在可提供利用MATLAB 和Simulink 進行HDL 代碼生成和驗證的能力。
MathWorks 嵌入式應用程序和認證部經理Tom Erkkinen 說：“世界各地的工程師都在使用MATLAB 和Simulink 來設計系統(tǒng)和算法。現在，有了HDL Coder 和HDL Verifier，他們在開發(fā)FPGA 和ASIC 設計時再也不用手動編寫HDL 代碼，也不再需要手寫HDL測試平臺了。”
HDL Coder 利用MATLAB 功能和Simulink 模型生成可移植和可綜合的VHDL 和Verilog 代碼，可用于FPGA 編程或ASIC 原型開發(fā)和設計。因此，工程師隊伍現在可以立即識別出針對硬件實現的最佳算法。Simulink 模型和所生成HDL 代碼之間的可追溯性同時也支持開發(fā)遵循DO-254 和其他標準的高完整性應用程序。
Xilinx 全球營銷和業(yè)務發(fā)展部高級副總裁Vin Ratford說：“HDL Coder 提供與Xilinx ISE 設計套件的集成通道，創(chuàng)建了一種按鈕式工作流程，這樣，使用MathWorks 產品的算法開發(fā)人員開發(fā)面向Xilinx FPGA 的應用就更加容易了。這種集成化使得我們的共同客戶能夠訪問大量經過Xilinx優(yōu)化的IP組合，進一步提高了他們的生產率。”
HDL Verifier 目前支持Altera 和Xilinx FPGA 開發(fā)板的FPGA 硬件在環(huán)驗證。HDL Verifier 提供協(xié)同仿真界面，能將MATLAB 和Simulink 與Cadence Incisive、Mentor Graphics ModelSim 以及Questa HDL 等仿真程序聯結。有了這些功能，工程師可以迅速驗證HDL 實現是否符合MATLAB 算法和Simulink 系統(tǒng)規(guī)格。
Altera 公司產品及企業(yè)營銷副總裁Vince Hu 指出：“隨著越來越多的行業(yè)采用FPGA，
設計師需要一種方法來彌合系統(tǒng)模型和FPGA 設計之間的驗證差距。HDL Verifier 將系統(tǒng)模型與FPGA 結合一起，使得工程師能夠使用Altera FPGA 和Simulink 進行FPGA 硬件在環(huán)驗證。這個工作流程縮短了驗證周期，同時也幫助工程師在芯片實現方面樹立了更強的信心。”
HDL Coder：HDL Workflow Advisor 提供自定義和優(yōu)化HDL 代碼的選項，并能直接從MATLAB 中自動進行FPGA 編程。
價格和上市時間：
HDL Coder 和HDL Verifier 即將上市。
· HDL Coder 在美國的定價為10,000 美元起。有關詳細信息，請訪問產品網站：www.mathworks.com/products/hdl-coder.
· HDL Verifier 在美國的定價為3,250 美元起。有關詳細信息，請訪問產品網站：www.mathworks.com/products/hdl-verifier.
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