摘 要： 同步實現對于OFDM基帶接收系統而言至關重要，對于面向移動多媒體的基帶芯片設計，同步的性能和低功耗設計更是很大的挑戰。結合中國移動多媒體廣播系統（CMMB）幀結構、調制及其傳輸信道的特征，提出了適用于多徑衰落信道、高載波頻偏環境下的OFDM系統時間和載波頻率同步方案，并在硬件實現中從算法優化、硬件構架設計兩個方面進一步降低同步功耗。
關鍵詞： CMMB； OFDM； 同步； 低功耗
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中國的CMMB(中國移動多媒體廣播)規范以中國的自有技術STiMi為基礎，現已成為中國手機電視的行業標準。CMMB系統幀結構[1]如圖1所示，物理層信號為1 S/s，劃分為40個時隙，每個時隙的長度為25 ms，包括一個信標和53個OFDM符號，其中信標由發射機標識信號以及兩個相同的同步信號序列組成。該系統載波頻率為2.6 GHz，帶寬10 MHz，每個OFDM符號包括4 096個子載波，其中包含82個連續導頻信號和384個離散導頻信號。CMMB系統物理層調制方式采用正交頻分復用(OFDM)結構，OFDM調制利用許多并行的、傳輸低速率數據的子載波來實現高速率的通信，它具有能有效抵抗信道的頻率選擇性衰落和脈沖噪聲的優點。然而，OFDM系統對于多普勒(Doppler)頻移以及載波振蕩器的不穩定引起的頻率偏移十分敏感，由于頻率偏移將破壞OFDM系統子載波之間的正交性，引起載波間干擾（ICI），并且，隨著頻率偏移的增加，誤碼率（BER）性能惡化加劇。此外，多徑衰落也將使傳輸信號發生畸變，從而惡化系統性能。因此，系統的時間同步、頻率同步成為CMMB數字接收機設計的關鍵。
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由于基帶芯片面向移動手持終端，因此在同步的算法選擇和硬件框架結構上必須考慮功耗的影響，應該盡量選擇低功耗算法和低復雜度硬件結構；本文在同步設計中為了進一步降低同步功耗，將優化傳統算法和硬件結構。
1 CMMB系統同步設計概述
本系統設計的幀同步及頻率同步均在時域中完成[2]，算法利用信標中的兩個相同長度的同步序列的相關性。由于系統的載波頻率較高，接收端與發射端晶振微小的不匹配將引入較大的頻率偏差，這會影響同步的性能，因此在設計幀同步時使用無數據輔助(粗同步)+數據輔助（精同步）的方案[3]，同步結構算法框圖如圖2所示。
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(1) 利用無數據輔助的方法，利用信標中兩個相同重復的2 048點OFDM同步信號之間的相關性，以4 096點為窗長，窗內的前2 048點與后2 048點做相關運算，搜索峰值可以求出OFDM符號開始的位置，并且利用所求出的峰值可以求出小數倍載波間隔頻率的頻偏估計；
(2) 在時間域中完成小數倍頻偏[4]和整數倍頻偏的估計并通過NCO進行補償；
(3) 利用本地已知的2 048點同步信號，與接收到的數據在小范圍(一個保護間隔長度)搜索滑窗求相關，用閾值方法找到多徑的第一徑，從而找到FFT窗的精確位置。
2 CMMB系統粗同步設計
2.1 常規滑窗相關硬件結構
在CMMB系統中，需要同步信號間卷積相關：
這樣需要一塊2 048×26(實部虛部各13位存儲在同一地址中)的RAM存儲接收到的信號，以延遲2 048后和新進入數據做相關運算；此外還需要一塊2 048×40的RAM存儲卷積后結果的實部和虛部以進行相關運算結果的累加運算，前2 048個相關運算結果存儲在RAM中，第2 049個相關運算結果存儲在第0地址前，先將和減去第0地址中原有的相關運算結果，再加上新的相關運算結果，并將新的相關運算結果存儲在第0地址中[5]，RAM的其他地址讀寫以此類推，即:
new即新進入的相關運算結果。
RTL設計完后采用0.13 μm SMIC庫進行Design Compiler綜合，工作時鐘為80 MHz，綜合結果如表1所示。
由表1中的結果可以看出,RAM讀寫功耗占整個粗同步模塊的功耗的比例很大，因此需要用新的算法以減少粗同步模塊RAM的大小，從而減小系統粗同步的功耗。
2.2 改進的粗同步硬件結構
參考文獻[5]提出了設計一個低通濾波器代替圖3中相關運算結果的累加運算部分，見圖4所示。
該算法用一個乘法器代替了傳統算法中的RAM，系數w經仿真選為1－2^-9。仿真以估計位置和理想位置的距離作為評價標準，即(delta=pos-pos_ideal)，系統仿真如圖5所示，仿真環境：典型動態多徑，0.001%載波頻偏，150 Hz多普勒頻移。
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由圖5可以看出，當信噪比下降到6 dB以下，即delta<0，粗同步位置進入symbol內，引起ISI干擾，會造成系統性能的惡化，因此同步失敗；當信噪比大于6 dB時同步位置在CP內，雖然該算法與傳統累加運算算法相比，誤差比較大，但是完全可以容忍，不會造成系統惡化（最終誤碼率在10－6以下）。RTL設計中，傳統方法的2 048×40的RAM由兩個20×10的乘法器替代，完成后RTL設計后采用0.13 μm SMIC庫進行Design Compiler綜合，工作時鐘為80 MHz，綜合結果如表2所示。對比表2和表1，可以得出結論：改進的算法硬件比傳統的累加結構的硬件的功耗降低3.2 mW，這樣可以降低系統在粗同步時所消耗的功耗，這對于面向手持設備的基帶芯片而言是極其重要的。
3 CMMB系統整數倍頻偏估計和精同步硬件設計
由于整數倍頻偏估計和精同步都需要用到本地已知同步序列，因此將這兩個算法放入同一硬件模塊中，復用存儲本地已知同步序列的ROM。
3.1 整數倍頻偏估計
CMMB系統整數倍頻偏估計在時域中完成，其算法主要應用同步序列：
但是在實際硬件設計中，需要計算e-j2πmfk，可以說給硬件設計帶來了很大的麻煩，尤其是K在0～2 048中變化，這樣每完成一次m的計算，需要計算ee-j2πmfk共2048次，需要耗費大量功耗與時間，本文設計該硬件模塊時，將計算公式打開，首先假設m固定：
這樣可以發現，式中惟一的指數為e-j2πmfk，而不再隨著k的變化而變化了，這就是該模塊設計的核心思想。
從公式中可以得出所需要的硬件代價：
(1)RASP2048X26M16，RAM用來存儲收到的同步信號的實部和虛部；
(2)DROM2048X24M8，ROM用來存儲已知的同步序列實部和虛部；
(3)e-j2πmfk值在該模塊設計中采用查找表的方式，用ROM存儲e-j2πmfk(m=-max,…max),因為e-j2πmfk的值比較小，所以需要較大位寬進行存儲,實部和虛部分別用22 bit表示，本模塊設計中max=5，因此需要DROM64X44M8(0.13 μm SMIC庫ROM地址只能是2n，該DROM可以擴展存儲到－32～32掃頻范圍);
(4)另外還需要開銷乘法器：2個13×12的乘法器和2個22×22的乘法器分別計算實部和虛部。
硬件結構如圖6所示。
插入兩個寄存器，進行兩級pipeline結構，即13×12乘法器和22×22乘法器流水運算，從而加快整數倍頻偏估計的速度并且減小硬件功耗。
3.2 精同步硬件實現
精同步的算法即如何尋找多徑的第一徑。其算法是利用完成頻偏補償后的同步序列和已知同步序列相關求峰值的思想。
假設粗同步誤差為2，即同步位置偏移實際位置兩個子載波，仿真環境為典型動態多徑信道，利用精同步算法可以得到圖7所示的峰值。
可以清楚地看出多徑間徑的關系，本文算法和硬件實現時將搜索范圍定為[-100,100]，在該范圍內所有相關值求平均后，用64*mean作為閾值進行判斷，可以找出位置2處的峰值，從而找到幀起始的精確位置。
在硬件設計上，該模塊與整數倍頻偏估計算法共用一個模塊，該模塊中有兩塊RAM：
(1)RASP2272X26:該RAM首先使用前2 048 X26存儲粗同步和小數倍頻偏補償后的同步序列的實部和虛部，該序列與本地已知同步序列相關求出整數倍頻偏估計；
完成整數倍頻偏補償后，將使用2 248 X26存儲粗同步序列位置前后100子載波范圍內的數據的實部和虛部，存儲后該序列以2 048為窗與本地已知序列求相關運算。
(2)RASP224X24M16:該RAM用來存儲精同步相關運算后的201個相關值的能量，用來求均值和判斷精同步位置。
此外模塊中還有兩塊ROM:
(1)DROM64X44M8:存儲e-j2πmfk，用來計算整數倍頻偏估計，這在上一小節中有詳細說明，該方法可以降低RASP2272X26的讀寫次數，提高整數倍頻偏估計的速度。
(2)DROM2048X24M8: 存儲本地已知同步序列。
此外乘法器也共用13×12乘法器和22×22乘法器。
完成RTL設計后采用0.13 μm SMIC庫進行Design Compiler綜合，工作時鐘為80 MHz，綜合結果如表3所示。
4 NCO硬件設計
NCO硬件為了補償載波頻偏給系統帶來的惡化，該模塊硬件主要由16級流水的cordic算法[6]實現,綜合結果見表4。
本文提出了適用于多徑衰落信道、高載波頻偏環境下的CMMB基帶接收系統時間和載波頻率同步方案，并在硬件實現中從算法優化、硬件構架設計兩個方面進一步降低同步硬件功耗。
參考文獻
[1]?CMMB廣播信道幀結構、信道編碼和調制.
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[5] ZHENG Hua Rong,TANG Jue, SHEN Bo. Low-complexity
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[6] ?DAWID H, MEYR H. VLSI implementation of the cordic
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